Cada vez que comienza una nueva década, decimos que es la década en la que se pone a prueba los límites de la Ley de Moore, y esta en la que vivimos no es diferente. En lo que denominamos como la «carrera de los semiconductores», los principales fabricantes se baten por ver quién consigue reducir cada vez más el tamaño de los transistores y, sorprendentemente, no han sido ni TSMC ni Samsung quienes se han hecho con el podio sino IBM, quien acaba de anunciar que han creado el primer chip a 2 nm del mundo.
Con la llegada de la tecnología de fabricación Extreme Ultra Violet (EUV), las complejidades de las técnicas de patrones múltiples desarrolladas en los nodos de tecnología anteriores ahora se pueden aplicar con la resolución más fina que proporciona EUV. Eso, junto con otras mejoras más técnicas puede conducir a una disminución en el tamaño de los transistores, permitiendo seguir con el futuro de los semiconductores y, ahora por fin, hemos llegado a la era de los 2 nanómetros.
El primer chip a 2 nm es de IBM, ¿cómo funciona?
El anuncio de hoy afirma que el desarrollo de 2 nm de IBM mejorará el rendimiento en un 45% con la misma potencia, o un 75% la eficiencia con el mismo rendimiento en comparación con los chips modernos de 7 nm. IBM desea señalar que fue la primera institución en demostrar los 7 nm en 2015 y 5 nm en 2017, la última de las cuales se actualizó de FinFET a tecnologías de nanohojas que permiten una mayor personalización de las características de voltaje de los transistores individuales.
IBM afirma que su tecnología de proceso puede colocar 50.000 millones de transistores en un solo chip del tamaño de una uña (aproximadamente 150 milímetros cuadrados), colocando la densidad de transistores en este chip en 333 millones de transistores por milímetro cuadrado (MTr /mm2).
Como se puede ver, las diferentes funciones tienen diferentes nombres oficiales con una variedad de densidades. Vale la pena señalar que estos números de densidad a menudo se enumeran como densidades de pico, para bibliotecas de transistores donde el área es la matriz principal de preocupaciones en lugar del escalado de frecuencia; a menudo, las partes más rápidas de un procesador son la mitad de densas que estos números debido a problemas térmicos y de energía.
Con respecto al movimiento a los transistores GAA / Nanosheet, aunque IBM no lo indica explícitamente, las imágenes muestran que este nuevo procesador a 2 nm está utilizando un diseño GAA de tres pilas. Samsung ya utiliza GAA a 3 nm, mientras que TSMC está esperando a lograr sus propios 2 nm para ello. Por el contrario, se cree que Intel lo introducirá de alguna forma en su proceso a 5 nm.
El GAA de 3 pilas de IBM utiliza una altura de celda de unos 75 nm, un ancho de celda de unos 40 nm y las nanohojas individuales tienen 5 nm de altura, separadas entre sí por 5 nm. El paso poligonal de la puerta es de 44 nm y la longitud de ésta es de 12 nm. IBM dice que su diseño es el primero en utilizar canales de aislamiento dieléctrico inferior, lo que permite la longitud de la puerta de 12 nm y que sus espaciadores internos son un diseño de proceso en seco de segunda generación que ayuda a permitir el desarrollo de estas nanohojas. Esto se complementa con el primer uso del patrón EUV en las partes FEOL del proceso, lo que permite EUV en todas las etapas del diseño.
Nuestros lectores pueden preguntarse por qué IBM es el primero en tener un chip de 2 nm y no Samsung o TSMC, de los que hoy en día se oye más hablar. IBM sigue teniendo uno de los principales centros de investigación del mundo sobre la tecnología de semiconductores y, a pesar de no tener fundiciones propias, desarrollan sus propios productos en colaboración con otros. IBM vendió sus instalaciones de fabricación a GlobalFoundries con un compromiso de asociación de 10 años en 2014, IBM también trabaja actualmente con la propia Samsung y de hecho hace poco anunciaron una asociación con Intel.
No se han proporcionado detalles sobre el primer chip de prueba de 2 nm, aunque en esta etapa es probable que no sea mas que un circuito de prueba SRAM simplificado con lógica eléctrica. Las imágenes de obleas de 12 pulgadas muestran una variedad de difracciones de luz diferentes, lo que probablemente apunta a una variedad de casos de prueba para afirmar la viabilidad de la tecnología. IBM dice que el diseño de prueba utiliza un esquema de múltiples Vt para demostraciones de aplicaciones de alto rendimiento y alta eficiencia.
El chip ha sido diseñado y fabricado en las instalaciones de investigación de IBM en Albany, Estados Unidos, donde cuentan con una sala limpia de nada más y nada menos que 30.500 metros cuadrados. El propósito de esta instalación es aprovechar la amplia cartera de patentes y licencias de IBM precisamente para llevar a cabo las colaboraciones con sus socios.
