¿Por qué Google y AMD se interesan por el empaquetado SoIC de TSMC?

¿Por qué Google y AMD se interesan por el empaquetado SoIC de TSMC?

Josep Roca

El reciente interés tanto por Google como por parte de AMD de la tecnología SoiC de TSMC ha despertado la curiosidad acerca de lo que podríamos ver en un futuro haciendo uso de este nueva forma de construir un circuito integrado. ¿Qué secretos esconde la tecnología SoIC de TSMC? ¿La vamos a ver implementada en nuestros PC o en cambio es algo que va a quedar fuera de nuestro alcance?

Uno de los frentes con los que se está investigando más en los últimos años es en el desarrollo de sistemas de empaquetado que vayan más allá del modelo convencional, basado en un chip monolíticos. Un ejemplo reciente es el SoIC de TSMC, el cual ha despertado el interés de Google y AMD por separado.

¿Qué es el empaquetado SoIC de TSMC?

TSMC SoiC-I

En realidad el SoiC no es más que la interconexión que comunica dos chips de un circuito integrado 3D, donde la idea de TSMC es aumentar la cantidad de conexiones más allá de las que se utilizan en este tipo de diseños de manera convencional.

¿El motivo? El hecho de aumentar la cantidad de conexiones supone que para alcanzar una velocidad de reloj dada se requiere menos velocidad de reloj, lo que se termina traduciendo en un consumo energético mucho menor por bit de información transmitido.

Para entenderlo hemos de tener en cuenta que duplicar la velocidad de reloj de una interfaz es cuadriplicar su consumo, por lo que se hace sumamente importante poder crear interfaces de comunicación con una gran cantidad de pines.

¿Qué son los chips 3DIC?

3DIC

Se le llama 3DIC a aquellos circuitos integrados compuestos por varios chips pero que no se encuentran en el mismo nivel sino en varios distintos, por lo que en vez de montarse sobre un enorme chip monolítico en horizontal se monta en varios chips más pequeños en vertical haciendo uso para la interconexión de vías que pasan a través del silicio de los procesadores.

Esto tiene una serie de ventajas, en primer lugar se pueden construir piezas de menor tamaño y que alcanzan una mayor cantidad de chips por oblea. en segundo lugar la conectividad vertical aumenta la cantidad de conexiones posibles, lo que nos permite disminuir por completo la velocidad de reloj de transferencia por cada pin y conseguir así un consumo energético mucho menor.

Hasta ahora hemos visto construcciones 3DIC basadas en memoria, ya sea en memorias como la HBM así como en memoria 3D NAND, pero el siguiente paso es combinar lógica y memoria en una configuración 3DIC o combinar varias piezas de lógica entre sí.

El reto actual no está en la velocidad de cálculo sino en la transferencia de datos

Procesador Render Genérico

Uno de los problemas con el que los ingenieros se enfrentan a día de hoy a la hora de diseñar nuevos sistemas no es cuantas operaciones por ciclo y/o instrucciones puede alcanzar un diseño sino si el diseño tiene la suficiente logística de datos para funcionar a unos ratios de consumo energético fijos.

El desarrollo de tecnologías basadas en la comunicación a través de vías de silicio, TSV, hace una década que empezó y el objetivo clave es aumentar siempre el ancho de banda, cantidad de datos transmitidos, manteniendo el consumo energético medio.

TSVLa única manera de poder construir procesadores basados en chiplets, ya sean en configuraciones 3DIC como 2DIC desperdigadas en un interposer, es asegurarse construir interfaces de comunicación que cumplan con esos requisitos energéticos y la evolución más sencilla es la de aumentar la cantidad de interfaces para poder disminuir así el consumo energético para un ancho de banda dado

Cuando hablamos de transmisión de datos no nos referimos solo a la comunicación con la memoria externa sino que también en el caso de dividir un chip en varios chiplets distintos se ha de asegurarse que el consumo energético del cableado no se dispare, a la hora de transmitir el mismo volumen de datos., ya que la contrapartida a esto es que las vías de comunicación son más largas, aumentando el consumo energético considerablemente.

Tipos de empaquetados SoiC

SoIC empaquetado

En primer lugar tenemos a las configuraciones CoWoS, las cuales suelen ser configuraciones 2..5DIC, llamadas así por el hecho que habitualmente suelen integrar un chip monolítico conectado a un interposer que sirve de enrutados para acceder a memoria 3DIC, normalmente HBM.

Este tipo de configuraciones no han tenido mucho éxito en el mercado doméstico por su alto coste de fabricación, pero son utilizadas en el mercado de la computación de alto rendimiento, donde los recién presentados CDNA de AMD utilizan esta configuración, también las NVIDIA A100 y algunas configuraciones de la Tensor Processor Unit de Google.

Apple-A14

En segundo lugar tenemos los empaquetados InFO-POP y con ellas no vamos al otro extremo, ya que son configuraciones que se utilizan en el mercado de los smartphones y otros dispositivos PostPC, el hecho de hablar de SoCs para smartphones que realmente sean 3DIC compuestos por varios chips distintos abre la puerta a customizaciones extrañas y una nueva forma de aprovechar el limitado espacio de los SoCs para dispositivos Post-PC.

Sea cual sea el tipo de empaquetado, lo que TSMC intenta demostrarnos es que es posible convertir un SoC monolítico en uno 3DIC que use interconexiones SoIC, aunque TSMC no ha hablado de ello abre la posibilidad a CPUs y GPUs en sockets y factores forma convencionales que utilicen la tecnología SoIC, pero esto es algo que TSMC no ha anunciado aún, aunque es una posibilidad.