¿Es posible seguir la Ley de Moore con transistores de menos de 1 nm?

Uno de los desafíos a los que la tecnología actual se enfrenta es la miniaturización, que consiste en reducir el tamaño de los transistores que se integran en los chips como los procesadores de PC para poder incorporar un mayor número de ellos en el mismo espacio, aumentando así notablemente la eficiencia (rendimiento por vatio de energía consumido). Sin embargo, desde hace ya tiempo que es complicado poder cumplir con la famosa Ley de Moore, y el llegar y sobrepasar la barrera de 1 nm parece ser el mayor punto de inflexión en la industria. ¿Será posible realizarlo?

La reducción del tamaño de los transistores es algo esencial, pero la tecnología actual está ya en su límite y parece una barrera imposible de sobrepasar, por lo que los procesadores futuros estarían condenados a aumentar de tamaño físicamente hablando para poder incorporar un mayor número de transistores en su interior. ¿Es este el fin de la Ley de Moore? ¿Ya no es posible sobrepasar dicha barrera? ASML e imec creen que sí es posible, y de hecho están tan seguros que ya lo han incorporado en su hoja de ruta para los próximos años.

Cómo pasar la barrera de 1 nm y cumplir la Ley de Moore

Fue durante la «Imec Technology Forum» (ITF) Japan de 2020 cuando el CEO y presidente de imec, Luc Van den Hove, pronunció un discurso de apertura para ofrecer una descripción general del proceso de investigación de la compañía, la cual junto a ASML (conocido por la fabricación de máquinas para fabricar obleas) afirman, literalmente, que «La Ley de Moore no va a parar».

ITF Japan Ley de Moore

Van den Hove dijo que gracias al nuevo proceso de fabricación EUV de alta resolución y próxima generación llamado High NA EUV, la Ley de Moore continuará cumpliéndose y el proceso continuará refinándose más allá de 1 nm.

Muchas empresas de semiconductores, incluyendo varias japonesas, se retiraron de la «carrera de la miniaturización de procesos» una tras otra, diciendo que «la Ley de Moore se acabó» o que «tiene un coste tan alto que no es rentable», pero imec afirma que van a mantenerse firmes de principio a fin para que la tecnología siga avanzando, y de hecho como veis en la imagen de arriba proclaman la extensión de la vida útil de la Ley de Moore, que se ha convertido en una ley de verdad en cuanto a la investigación de la miniaturización de componentes.

Con respecto a la tecnología de exposición EUV, considerada indispensable para la llamada «ultra miniaturización», imec se ha asociado con ASML para desarrollar una tecnología que permita ir más allá de 1 nm en cuanto a miniaturización (ahora bien, no han dicho si será 0,5 nm, 0,9 nm, o qué).

La hoja de ruta de los procesos de miniaturización

Durante la mencionada conferencia imec proporcionó su hoja de ruta (planes de futuro) en cuanto a la miniaturización, partiendo del proceso actual FinFET a 5 nm hasta más allá de 1 nm (aunque eso sí, no han indicado fechas y ni siquiera años en los que esperan que dichas tecnologías estén disponibles).

Roadmap 1 nm

Si os fijáis bajo el número de cada uno de los nodos se encuentran una serie de siglas, y todas empiezan por PP que es el paso del cableado de polisilicio con sus métricas (por ejemplo en los 3 nm es de 44-48) mientras que MP es el paso del cableado de metal fino (siguiendo con el ejemplo de los 3 nm, es de 21-24). Cabe señalar que el nodo de tecnología solía referirse a las dimensiones mínimas de mecanizado y longitud de las puertas lógicas, pero ahora es una mera «etiqueta» que no significa la longitud física real.

La tecnología High NA EUV permitirá bajar de 1 nm

TSMC y Samsung Electronics ya han introducido un dispositivo de exposición EUV con NDA = 0,33 en algunos procesos litográficos a 7 nm, y ya realizan pruebas con procesos a 5 nm con dicha tecnología donde han aumentado de frecuencia. Sin embargo, ahí se han quedado y no han dado información más allá de los 2 nm por el momento. Según imec, es necesario realizar alta resolución y alta NA (NA de 0,55 al menos) en el equipo de exposición para seguir reduciendo el tamaño de los transistores.

Roadmap litografías

ASML por su parte ya ha completado el diseño básico del equipo de alta exposición NA EUV como la serie NXE: 5000, pero no esperan que puedan comercializarlo hasta por lo menos 2022. Esta máquina de nueva generación tiene una desventaja adicional, y es que es bastante más alta que las anteriores porque cuenta con un enorme sistema óptico, así que es posible que los fabricantes tengan que adaptar el alto del techo de sus fábricas si quieren poder meterlas dentro.

En principio ASML ha diseñado esta máquina en colaboración estrecha con imec para bajar de 2 nm, llegar a 1 nm e incluso superarlo, pero con respecto al desarrollo del proceso de litografía utilizando equipos High NA EUV, Van den Hove dijo lo siguiente:

«El propósito de miniaturizar el proceso de los dispositivos lógicos es reducir la energía (consumo), mejorar el rendimiento y reducir el área en un proceso que comúnmente llamamos PPAC. La reducción del coste, que sea sostenible y con la debida consideración del medio ambiente además de estos cuatro factores al avanzar a la miniaturización por debajo de 1 nm son nuestras prioridades, y nos llevará un tiempo el poder llevarlo a cabo de manera satisfactoria».